鐵電存儲器的基本存儲單元的構成

鐵電存儲(chu) 器的基本存儲(chu) 單元一般有兩(liang) 結構，分別為(wei)  1T1C（One transistor one capacitance）結構和 2T2C （Two transistor two capacitance）結構，如圖 2-3 所 示。前者使用一個(ge) 晶體(ti) 管及一個(ge) 鐵電電容組成一個(ge) 存儲(chu) 單元，而後者則各為(wei) 兩(liang) 個(ge) 。1T1C 結構的優(you) 點是能夠大的節省存儲(chu) 單元所占芯片麵積，但是該結構會(hui) 導致陣列中位線（Bit Line）的電壓差變低，讀出時對靈敏放大器的要求會(hui) 更高；2T2C 結構雖然會(hui) 使用更大的麵積，但是由於(yu) 每個(ge) 存儲(chu) 單元都含有兩(liang) 個(ge) 鐵電電容，其陣列中兩(liang) 根位線上的電壓差會(hui) 更大，讀出時性會(hui) 更高。

在本文中，我們(men) 采用 2T2C 型存儲(chu) 單元作為(wei) 我們(men) 設計的鐵電存儲(chu) 器的基本存儲(chu) 單元。2T2C 結構由兩(liang) 個(ge) 晶體(ti) 管和兩(liang) 個(ge) 鐵電電容組成，其連接方式如圖 2-3 右圖所示，該存儲(chu) 單元包含 4 根與(yu) 外部連接的信號。其中 WL（Word Line）為(wei) 字線，連接到兩(liang) 個(ge) 晶體(ti) 管的柵極，用於(yu) 控製兩(liang) 個(ge)  NMOS 晶體(ti) 管的開關(guan) ；BL、BLN 為(wei) 位線，用於(yu) 向存儲(chu) 單元中寫(xie) 入或讀出數據；PL（Plate ine）為(wei) 板線，連接到鐵電電容的一極，用於(yu) 給鐵電電容充電使其極化；Fcap1 與(yu)  Fcap2 是兩(liang) 個(ge) 鐵電電容，其一極共同連接至 PL，另一極分別與(yu) 兩(liang) 個(ge)  NMOS 相連，當 WL 開啟時，這一極便可以與(yu) 位線導通。